DDR眼高測試,眼寬測試,信號完整性測試


DDRPrefetch技術(shù)
Double?Data?Rate技術(shù)使數(shù)據(jù)外傳速度提升了一倍，而芯片內(nèi)部數(shù)據(jù)數(shù)據(jù)傳輸速度的提升則是通過Prefetch技術(shù)實(shí)現(xiàn)的。所謂Prefetch簡單的說就是在一個(gè)內(nèi)核時(shí)鐘周期尋址多個(gè)存儲單元并將這些數(shù)據(jù)以并行的方式統(tǒng)一傳輸?shù)絀O?Buffer中，之后以更高的外傳速度將IO?Buffer中的數(shù)據(jù)傳輸出去。這個(gè)更高的速度在DDR中就是通過Double?Data?Rate實(shí)現(xiàn)的，也正因?yàn)槿绱?，DDR芯片時(shí)鐘管腳的時(shí)鐘頻率與芯片內(nèi)部的核心頻率是一致的。如下圖所示為DDR的Prefetch過程中，在16位的內(nèi)存芯片中一次將2個(gè)16bit數(shù)據(jù)從內(nèi)核傳輸?shù)酵獠縈UX單元，之后分別在Clock信號的上、下沿分兩次將這2?x?16bit數(shù)據(jù)傳輸給北橋或其他內(nèi)存控制器，整個(gè)過程經(jīng)歷的時(shí)間恰好為一個(gè)內(nèi)核時(shí)鐘周期。
　　發(fā)展到DDR2，芯片內(nèi)核每次Prefetch 4倍的數(shù)據(jù)至IO Buffer中，為了提高外傳速度，芯片的內(nèi)核時(shí)鐘與外部接口時(shí)鐘（即DDR芯片的Clock管腳時(shí)鐘）不再是同一時(shí)鐘，外部Clock時(shí)鐘頻率變?yōu)閮?nèi)核時(shí)鐘的2倍。同理，DDR3每次Prefetch?8倍的數(shù)據(jù)，其芯片Clock頻率為內(nèi)核頻率的4倍，即JEDEC標(biāo)準(zhǔn)（JESD79-3）規(guī)定的400MHz至800MHz，再加上在Clock信號上、下跳變沿傳輸數(shù)據(jù)，DDR3的數(shù)據(jù)傳輸速率便達(dá)到了800MT/s到1600MT/s。


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